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21 Jun

、電子の設計/評価及び開発を手がけた経験(目安:2年以上) ■歓迎条件: ・CADを用いた回路設計経験 ※CAD:CR系CAD、OrCAD、Alutiumdesignerなど ※言語:Verilog、VHDL、組み込みC言語 ・設計...

21 Jun

休暇 [応募資格] 学歴不問 <応募資格/応募条件> ■必須条件: LSI設計/ASIC設計/SOC設計/FPGA設計の経験、RTL論理設計・検証を直近に2年以上実務経験がある方 Verilog-HDLあるいはVHDLの設...

21 Jun

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証:次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

21 Jun

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証:次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

21 Jun

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証:次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

21 Jun

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証:次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

21 Jun

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証:次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

21 Jun
【首都圏】半導体テスト開発 ※大手メーカーと長年の取引/在宅勤務〇
Location: 神奈川県川崎市中原区小杉町 - 神奈川県横浜市港北区新横浜
Salary: N/A

言語、Perlスクリプト/MOSトランジスタ/Verilog-HDL ※知識がなくても開発を進めながら習得いただきます 〇使用ツール: アドバンテスト製V93000、テラダイン社製テスタ、その他開発業務に応じたツールを使用 【変更...

21 Jun

学歴>大学院、大学、短期大学、専修・各種学校、高等専門学校、高等学校卒以上 <応募資格/応募条件> ■必須条件: ・電気エンジニアのご経験 ■歓迎条件: ・ユニットやボードの設計経験 ・FPGA<Verilog-HDL言語>の設計経験...